Channel Length Effect on Subthreshold Characteristics of Junctionless Trial Material Cylindrical Surrounding-Gate MOSFETs with High-k Gate Dielectrics

Abstract

Інтенсивне зменшення довжини каналу для польового транзистора з контактом металнапівпровідник у якості затвору (MOSFET) накладає значні обмеження, зокрема, на управління ефектами короткого каналу в нанорозмірних MOSFET. Ці обмеження можуть погіршити продуктивність пристрою, що визначає межі мініатюризації MOSFET в наноелектронних приладах. Для того щоб зменшити вплив ефектів короткого каналу, було повідомлено про ряд нових конфігурацій. Завдяки більш високим можливостям масштабування, в майбутньому очікуються польові транзистори з двома затворами (DG-MOSFET). Однак, при постійній мініатюризації інші серйозні проблеми, пов'язані з максимальною дисипацією потужності та вартістю виготовлення, все ще зберігаються внаслідок високих витрат, які використовуються для розробки p-n-переходів. Нещодавно була запропонована нова конструкція під назвою безперехідний MOSFET без переходів джерело/сток, що є відмінною альтернативою звичайним MOSFET. Основною перевагою цієї структури є посилена процедура виготовлення шляхом усунення p-n-переходів. У даній роботі досліджено вплив довжини каналу та матеріалів високої щільності на підпорогові характеристики безперехідних циліндричних польових транзисторів (JLTMCSG-MOSFET) з високоелектричними діелектриками затворів та пробними матеріалами з використанням двовимірної аналітичної моделі. Ця модель базується на розв'язанні рівняння Пуассона в безперервних циліндричних областях використовуючи метод суперпозиції, де для отримання точного розв’язку використовувалися ряд Фур'є-Бесселя та метод сепарації. Продуктивність JLTMCSGMOSFET малої потужності досліджено з точки зору розподілу поверхневого потенціалу, електричного поля, підпорогового струму, зниження індукованого стоком бар'єру, підпорогового нахилу і порогової напруги. Це дослідження проводиться в широкому діапазоні довжин каналів і з використанням високоелектричних затворів. Дане дослідження підтверджує, що використана аналітична модель корисна не тільки для моделювання схем, а й для проектування та оптимізації пристроїв як для логічних, так і для аналогових радіочастотних схем.

The intensive decrease of channel length for a MOS transistor imposes extensive constraints notably for controlling the short channel effects (SCEs) in nanoscale MOSFET. These constraints can degrade the device performance, hence determining the limits of miniaturization of MOSFET in nanoelectronics applications. In order to reduce the degree of SCEs, a number of new architectures have been reported. Due to their higher scaling capabilities, the double-gate (DG) MOSFETs are expected to be maintained in future nanoelectronics applications. However, with the continuous miniaturization other serious challenges related to the maximum power dissipation and the fabrication cost still persist owing to the high cost techniques used for the elaboration of the p-n junctions. Recently, a new design called junctionless MOSFET without source/drain junctions has been proposed to be an excellent alternative to the conventional MOSFET. The major advantage of this structure resides on the enhanced fabrication procedure through the elimination of the p-n junctions. In this work, the impact of channel length and high-k gate dielectrics materials on the subthreshold characteristics of junctionless trial material cylindrical surrounding-gate MOSFETs (JLTMCSG-MOSFETs) with high-k gate dielectrics and trial material (TM) structure has been studied using two-dimensional analytical model. This model is based on the solution of Poisson’s equation in continuous cylindrical regions using superposition method, where the Fourier-Bessel series and separation method have been used to obtain the accurate solution. The performance of low power JLTMCSG-MOSFETs is investigated in terms of surface potential distribution, electrical field, subthreshold current, drain induced barrier lowering (DIBL), subthreshold slope (SS) and threshold voltage (Vth). This study is carried out over a wide range of channel lengths and using high-k gate dielectrics. This study confirms that the analytical model used is useful not only for circuit simulations, but also for device design and optimization for both logic and analog RF circuits applications.