Modelling and Implementation of Double Gate n-channel FET with Strain Engineered Tri-Layered Channel System for Enriched Drain Current

Abstract

Технологія напруженого кремнію з FET є домінуючою технологією, що забезпечує збагачення швидкості носіїв в нанорозмірних пристроях шляхом проектування розташування зонної структури. Зменшення витоку при одночасному збільшенні струму стоку є ще однією важливою метою, тому розглядається розробка FET з подвійним затвором у нанорежимі та з напруженим каналом. Таким чином, основним є реалізація двозатворної напруженої гетероструктури на ізоляторі (DG-SHOI) FET із тришаровим каналом (s-Si/s-SiGe/s-Si). Фізика двовісної деформації вивчається і генерується в каналі шляхом впровадження трьох шарів оптимальної товщини, тоді як вузькі області виснаження каналу суворо контролюються еквіпотенційними затворами. Отже, максимальна кількість носіїв заряду накопичується в каналі через квантове утримання носіїв, викликаючи балістичний транспорт через пристрій з довжиною каналу 22 нм, що призводить до зменшення міждолинного розсіювання. У порівнянні з існуючим 22-нм DGSOI FET спостерігається збільшення струму стоку на 56 % і посилення крутості на 87,6 %, у той час як DIBL зменшений для цього нещодавно розробленого та реалізованого DG-SHOI FET, що свідчить про прогрес у технології мікроелектроніки.

The strain silicon technology with FET is a dominant technology providing enrichment in carrier velocity in nanoscale devices by engineering the band structure arrangement. Leakage reduction while enhancing drain current is another major objective, therefore the development of a nano-regime double gate FET with a strained channel is perceived. So, implementation of a double gate strained heterostructure on insulator (DG-SHOI) FET with tri-layered channel (s-Si/s-SiGe/s-Si) is the core. Physics of the biaxial strain is studied and generated in the channel by inculcating three layers with optimal thicknesses, while narrow channel depletion regions are strongly controlled by equipotential gates. Consequently, maximum charge carriers accumulate in the channel due to carrier quantum confinement, instigating ballistic transport across the 22 nm channel length device, leading to lessening of intervalley scattering. In comparison to existing 22 nm DGSOI FET, drain current augmentation of 56 % and transconductance amplification of 87.6 % are observed, while DIBL is prudently reduced for this newly designed and implemented DG-SHOI FET, signifying advancement in microelectronic technology.