A Novel Energy-Efficient Approach for RT-Free TSPC Dual-Edge Triggered Flip-Flops Using STC

Abstract

Зниження споживання енергії як у статичній, так і в динамічній формах є важливим у цифрових схемах, особливо в мережах тактування та тригерах, що використовуються в графічних процесорах та процесорах штучного інтелекту. Тригери з подвійним фронтом спрацьовування (DET-FF) підвищують ефективність, захоплюючи дані на обох фронтах тактового сигналу, що дозволяє працювати з нижчою тактовою частотою та зменшує динамічне споживання енергії. Однак звичайні DET-FF страждають від надмірної активності перемикання та надлишкових переходів, що призводить до непотрібного розсіювання потужності. Для вирішення цієї проблеми пропонується тригер з подвійним фронтом спрацьовування (STC-DET-FF) та однотранзисторним тактовим сигналом, який інтегрує справжнє однофазне тактування (TSPC) з однотранзисторними буферами тактування (STCB) для усунення надлишкових переходів та оптимізації енергоефективності. Розроблений з використанням 32-нм CMOS-технології, STCDET-FF оцінюється на основі споживання енергії, затримки поширення та добутку затримки потужності (PDP). Результати моделювання показують, що запропонована конструкція досягає значного зниження споживання енергії, перевершуючи FN_C-DET на 14% при 0,4 В та на 9,5% при 0,8 В. Крім того, вона демонструє найнижчий PDP 0,6879 фДж, що є значним покращенням порівняно з FN_C-DET (4,364 фДж) та TGFF (8,807 фДж). Ці результати демонструють ефективність STC-DET-FF у мінімізації розсіювання потужності при збереженні продуктивності, що робить її життєздатним рішенням для застосувань з низьким енергоспоживанням та високою продуктивністю.

Power consumption reduction in both static and dynamic forms is essential in digital circuits, especially in clocking networks and flip-flops used in GPUs and AI processors. Dual-edge-triggered flip-flops (DETFFs) improve efficiency by capturing data on both clock edges, enabling lower clock frequency operation and reducing dynamic power consumption. However, conventional DET-FFs suffer from excessive switching activity and redundant transitions, leading to unnecessary power dissipation. To address this, a SingleTransistor-Clocked Dual-Edge-Triggered Flip-Flop (STC-DET-FF) is proposed, integrating True SinglePhase Clocking (TSPC) with Single-Transistor-Clocked Buffers (STCBs) to eliminate redundant transitions and optimize power efficiency. Designed using 32 nm CMOS technology, the STC-DET-FF is evaluated based on power consumption, propagation delay, and Power-Delay Product (PDP). Simulation results show that the proposed design achieves a significant reduction in power consumption, outperforming FN_C-DET by 14 % at 0.4 V and 9.5 % at 0.8 V. Additionally, it exhibits the lowest PDP of 0.6879 fJ, which is a major improvement compared to FN_C-DET (4.364 fJ) and TGFF (8.807 fJ). These results demonstrate the STC-DET-FF’s effectiveness in minimizing power dissipation while maintaining performance, making it a viable solution for low-power and high-performance computing applications.