Impact of the High-K Dielectric Material as Spacer on Analog and RF Performance of the GS-DG-FinFET

Abstract

У багатоканальній технології транзистор DG-FinFET є новою структурою завдяки кращому електростатичному контролю над каналом. У роботі представлено дослідження транзистора FinFET з подвійним затвором (DG-FinFET), який був модифікований за допомогою high-K діелектричного матеріалу як стека затворів (GS) та спейсерної інженерії, що здатна покращити його властивості. Характеристики транзисторів DG-FinFET, GS-DG-FinFET і GS-DG-FinFET зі спейсерною конфігурацією прирівнюються до показників якості короткоканальних ефектів (SCEs), аналогових і радіочастотних застосувань. Проаналізовані показники якості SCEs, такі як підпороговий нахил (SS), індуковане стоком зменшення бар'єру (DIBL) та відношення струмів переключення (ION/IOFF). У роботі аналогова ефективність пристроїв досліджується на базі таких параметрів, як транспровідність (gm), коефіцієнт посилення транспровідності (TGF), вихідна провідність (gd), струм стоку (ID), рання напруга (VEA), внутрішнє посилення (AV). Радіочастотна ефективність аналізується на основі показників якості паразитної ємності затвора (Cgd, Cgs та Cgg), порогової частоти (fT), коефіцієнта посилення частоти (GFP) і частотного коефіцієнту транспровідності (TFP). При цьому ми намагалися провести порівняльне дослідження, щоб запропонувати можливість поліпшення характеристик структури GS-DG при VDS = 0,05 В та 1,0 В. Тут параметр DIBL демонструє величину 49,8 %, а значення SS зменшилося на 32,65 %. Виходячи з дослідження аналогової ефективності, VEA підвищився на 4,31 %, TGF пристрою покращився на 33,9%, а його посилення порівняно зі звичайним. Моделювання виконане з урахуванням параметрів 45 нм вузла відповідно до дорожньої карти ITRS для високошвидкісних додатків та низькоенергоємних схем.

In multi-gate technology, the DG-FinFET is an emerging structure due to its better electrostatic control over the channel. This paper shows a systematic study of the structure, double gate (DG) FinFET, which has been modified using the high-K dielectric material as the gate stack (GS) and spacer engineering which is going to boost its properties. The analyzed SCEs are sub-threshold slope (SS), drain induced barrier lowering (DIBL), and the switching current ratio (ION/IOFF ratio). The analog performance of the devices is studied on the basis of parameters are transconductance (gm), trans-conductance gain factor (TGF), the output conductance (gd), drain current (ID), early voltage (VEA), intrinsic gain (AV). The RF performance is analyzed on the merits of parasitic gate capacitance (Cgd, Cgs and Cgg), cutoff frequency (fT), gain frequency product (GFP), and transconductance frequency product (TFP). With this we intended to provide a comparative study to suggest the possibility for better performance of the GS-DG structure at VDS = 0.05 V and 1.0 V. Here, DIBL exhibits 49.8 % and SS value is decreased by 32.65 %. For the analog performance study, the VEA is raised by 4.31 %, the TGF of the device is improved by 33.9 % and the gain has been also improved as compared to the conventional one. The simulation is carried out considering 45 nm node parameters according to the ITRS road map for the high-speed applications and low power consuming circuits.