Перетворювач коду

Abstract

Перетворювач кодів, що містить вхідну шину і n розрядів, кожен з яких містить тригер, два елементи І, перший елемент АБО, елемент НІ і суматор, а в розряди з другого по k-й, де k - контрольне число менше числа розрядів, але більше нуля, введений другий елемент АБО, перша група входів суматора з'єднана з прямим і інверсним виходами тригера, входи установки в одиницю і в нуль якого з'єднані відповідно з виходами першого і другого елементів І, перший вхід другого елемента І з'єднаний з входом елемента HI, вихід якого з'єднаний з першим входом першого елемента І, другі входи першого і другого елементів І кожного розряду, починаючи з (k+1)-го, з'єднано з виходом другого елемента І попереднього розряду, друга група входів суматора якого з'єднана з виходами суматора подальшого розряду, вхідна шина з'єднана з другими входами першого і другого елементів І першого розряду.

Преобразователь кодов, содержащий входную шину и n разрядов, каждый из которых содержит триггер, два элемента И, первый элемент ИЛИ, элемент НЕ и сумматор, а в разряды со второго по k -й , где k - контрольное число меньше числа разрядов, но больше нуля, введен второй элемент ИЛИ, первая группа входов сумматора соединена с прямым и инверсным выходами триггера, входы установки в единицу и в ноль которого соединены, соответственно, с выходами первого и второго элементов И, первый вход второго элемента И соединен с входом элемента НЕ, выход которого соединен с первым входом первого элемента И , вторые входы первого и второго элементов И каждого разряда, начиная с (k+1)-го, соединены с выходом второго элемента И предыдущего разряда, вторая группа входов сумматора которого соединена с выходами сумматора следующего разряда, входная шина соединена с вторыми входами первого и второго элементов И первого разряда.

A code converter comprises an input bus and n bits, each of which comprises a trigger and two AND elements, a first OR element, and NOT element and an adder, a second OR element is introduced to bits from second to k- th , where k – a check value less than number of bits, but more than zero, a first group of adder inputs is connected to the adder direct and inverse outputs of the trigger, set inputs and reset inputs of which are connected correspondingly to the outputs of first and second AND elements, the first input of AND element is connected to the input of NOT element, whose output is connected to the first input of first element AND, second elements of first and second element AND of every bit beginning from (k+1)-th is connected to the output of second element AND of the previous bit, the second group of adder, inputs of which is connected to outputs of an adder of the next bit, the input bus is connected to the second inputs of first and second AND elements of first bit.