Effect of High-k Dielectric Materials on Short Channel Effects of a 14 nm Tri-Gate SOI FinFET for Reduced Area on Chip

Abstract

При зменшенні геометричних розмірів пристроїв FET для розміщення більшої кількості компонентів на одній мікросхемі короткоканальні ефекти (SCEs), такі як більші струми витоку, індуковане стоком зниження бар'єру (DIBL) тощо, створюють великі перешкоди. На сьогодні, використання high-k діелектриків як оксидів затвора є ретельним підходом до створення вдосконаленого пристрою. Метою роботи є розробка та характеристика тризатворного транзистора n-FinFET з довжиною затвора 14 нм і порівняння параметрів SCEs. Це досягається заміною оксиду затвора SiO2 різними high-k діелектричними матеріалами, такими як Si3N4, Al2O3, ZrO2 та HfO2. У роботі тризатворний транзистор n-FinFET з довжиною затвора 14 нм розроблено і змодельовано за допомогою інструментів Silvaco TCAD. У роботі також реалізовано структуру SOI для підвищення продуктивності пристрою. Розроблено кілька пристроїв з різними оксидами затвора SiO2 і іншими high-k діелектриками, такими як Si3N4, Al2O3, ZrO2 та HfO2, як матеріалами затвора з урахуванням розрахунку еквівалентної товщини оксиду на одній і тій же структурі. Параметри короткоканального пристрою, такі як порогова напруга, струми Ion та Ioff, допорогова крутизна характеристики, DIBL і відношення Ion/Ioff, систематично аналізувалися для різних пристроїв. Порівняння різних розроблених пристроїв показало, що струм Ion був практично однаковим для всіх пристроїв. Однак струм Ioff знижувався зі збільшенням діелектричної проникності, тим самим збільшуючи відношення Ion/Ioff, що призводило до менших струмів витоку і кращої продуктивності пристрою. Подібним чином, пристрої, які складались з діелектриків з більшими діелектричними константами, мали нижчі підпорогові коливання та менші значення DIBL, що призводило до зменшення SCEs. Таким чином, тризатворний транзистор n-FinFET з довжиною затвора 14 нм був успішно розроблений та змодельований, а результати показали вдосконаленні параметри SCEs розробленого пристрою за допомогою діелектриків HfO2 зі зменшеною площею мікросхеми.

While entering the era of More than Moore by reducing the geometrical dimensions for FET devices to accommodate more components on a single chip, short channel effects (SCEs) like higher leakage currents, Drain Induced Barrier lowering (DIBL), etc., create a major hindrance. Employing high-k dielectrics as gate oxide is being a meticulous approach today on attaining an enhanced device. The objective of this work is to develop and characterize a 14 nm gate length Tri-Gate n-FinFET device and compare the effects of short channel parameters. This is achieved by replacing the SiO2 gate oxide with various high-k dielectric materials like Si3N4, Al2O3, ZrO2 and HfO2. Here, the 14 nm gate length Tri-Gate n-FinFET device is developed and modelled using SILVACO TCAD tools. The SOI structure is also implemented here for betterment in device performance. Multiple devices are developed with varied gate oxides of SiO2 and other high-k dielectrics like Si3N4, Al2O3, ZrO2 and HfO2 as the gate dielectric material considering the equivalent oxide thickness calculation on the same structure. The short channel device parameters such as threshold voltage, Ion current, Ioff current, subthreshold slope, DIBL, and Ion/Ioff current ratio were systematically analyzed for different devices. The comparison of different developed devices showed that the Ion current was almost the same for all the devices. However, the Ioff current reduced with increasing dielectric constants thereby increasing the Ion/Ioff ratio which led to lower leakage currents and better device performance. Similarly, the devices which comprised of higher dielectric constants had lower subthreshold swings and lower DIBL values leading to reduction in SCEs. Thus, the 14 nm gate length Tri-Gate n-FinFET device was developed and modelled successfully, and the results showed improved SCEs of the developed device by using HfO2 dielectrics with reduced chip area.